为什么说 3nm 是现在芯片制程的天花板?

几个高赞回答都提到了物理制程和标称制程是不一样的。物理制程有天花板,而厂商所说的3nm、2nm更像是一种命名游戏或宣传噱头,这些数字都不再代表实际导电沟道的尺寸,并且由于标准不一样,这些数字所衡量的位置没有统一的标准,同样是 7nm,物理大小也许完全不一样, 5 nm也可能比 7 nm更大,很难说谁比谁更先进。但为什么人们不再用真实的工艺命名?为什么衡量工艺的“标准”一下混乱起来?在这背后,人类实际上经历了一次「技术路线的终结」和一次涅槃性的突破。我们曾经做过一个视频解释了这一历程,芯片卷纳米数,真进步还是假话术视频对于差点终结人类算力进步的「漏电」问题,以及胡正明的解决方案介绍的比较简单,下面我们展开说说。(也欢迎移步腾讯视频或b站搜索观看完整视频)一切从芯片的构造和原理说起。拆开一枚芯片,构成芯片最基本的单元是晶体管。它是一个开关,能在导电和绝缘两种状态之间反复横跳,对应着电脑中的信号 1 和信号 0。决定是「开」还是「关」的是这里的电压。电压是被加载在中间这块导电的金属上的,它叫做栅极。一会导电一会绝缘的地方是下方的半导体,其实就是硅本身。硅里面被掺入了其他原子,根据掺杂的原子种类的不同,半导体的部分又被分为源级、漏级、衬底。由于掺入了不同的原子,源极、漏极的内部都是导电的,而它们之间的部分并不导电。随着电压一点点被施加,中间绝缘部分的表面会渐渐形成一个可以导电的区域,将源和漏导通在一起。它叫导电沟道,虽然名字叫沟道,但它其实是半导体表面一个非常非常薄的可以导电的薄层。通常,人们用导电沟道的长度代表晶体管的工艺,或者说晶体管有多小,比如 32 纳米工艺说的就是这里。而这种平面型晶体管(也叫MOS管)的特殊性能决定了,它的沟道越短,性能越好。这是非常神奇的特性,因为对于大部分晶体管而言,变小的最大限制是发热,如果上亿份热量集中到1 平方厘米的面积,工作时散发的热量本身就可以把芯片烧毁。只有 MOS 管能在 1 平方厘米的空间内堆满上百万甚至上亿个,因为当一个 MOS 管变小时,一切都会变得更好:功耗下降,与功耗相伴的发热也随之降低,甚至每一个管的速度也会变得更快。 但是,当沟道长度缩短到一定程度时,会发生一个现象——漏电!漏电是什么?还是拿平面型 MOS 管举例,源极接地,也就是 0V;漏极接正的电源电压,假如说是 5V;绝缘体外的栅极接输入信号,也就是在 0V 和 5V 之间来回跳转,它们分别代表信号 0,信号 1。这便是 MOS 管日常的工作状态。当尺寸小的一定程度时,半导体会误把漏极的电压当成栅极的电压,形成持续的漏电流。这会让晶体管一直处于半导通的状态,持续耗电,让整体的功耗增加,也无法清晰区分信号0和1。最初解决漏电的办法是让有用的电压信号重获控制权,也就是让中间的绝缘体变薄,让栅极电压距离半导体近一些。更薄的绝缘体让栅极的信号距离更近,对抗漏极电压干扰的能力越强。当绝缘体厚度接近一层原子的厚度时,就不能变得更薄了,也就是零点几纳米。此时对应的沟道长度是 35 纳米,也就是这种晶体管的终结。也就是说,35nm芯片就是这一制程的极限。无法解决漏电,芯片就不可能再小了!20世纪80年代,大家就已经发现了这一局限,此后各种方案陆续登场,但或是技术或是成本的原因,这些方案又被一次次抛弃。大家预测,2010 年工艺将来到 35 nm,也就是算力的末日。但我们现在都在讨论3nm的芯片是不是芯片制程的天花板了,这中间发生了啥?这就不得不说到一个华人科学家胡正明,是他打破了这一魔咒。1999年,他发现,半导体越薄,漏电流越小,只要够薄,就能解决漏电。回看胡正明的工作其实并不复杂,他只回答了一个问题:漏电流会从哪里经过呢?你可能会问,这有什么值得研究的,既然导通时电流从导电沟道经过,漏电不也该发生在这里吗?还真不是。胡正明给出了一个不一样的结论——经过计算和模拟,漏电发生的位置比人们猜想的更深。就像下方的示意图,颜色越红,代表电流密度越大,可以看到漏电发生在更深的地方,而不是导电沟道附近。所以之前的科学家努力的方向好像都不太对,如果漏电发生在深处而不是表面,将绝缘体做薄,栅极有用的信号确实会距离漏电的地方更近一些,但已经不足以和干扰拉开差距,再薄的氧化物也鞭长莫及。于是一个更离谱的想法诞生了。漏电发生在半导体深处,那如果更深的地方没有半导体存在,漏电流不久也跟着消失了吗?把这个看似天真到有点傻的办法转变成正经的科学研究就是这样:下图的三个半导体,从右到左,越来越薄,图中的颜色越绿、越蓝,代表漏电流越小。漏电,只要足够薄就能解决。但是,在三维软件中将一块半导体变薄十分简单,在现实中却极其复杂,并且十分昂贵。怎样把这个薄薄的东西造出来,还要保证足够便宜呢?——一个诡异的想法在胡正明的大脑中诞生。还是原来厚厚的平面型晶体管,如果能把上面这一层掀起来,掀个 90 度,立在硅表面,一个超薄晶体管就形成了。只不过这个超薄晶体管是立着放的。源极、漏极、栅极、导电沟道,还和原来一样。这个尺寸,也就是晶体管的厚度,决定了漏电流的大小。像现在这么薄时,漏电流就可以忽略了。这种方案,还能在有限空间内放下更多的超薄晶体管。我们可以把这个薄片复制几份,像这样一起立在硅上。既然晶体管已经立起来了,它们的栅极和其他金属也要找个新位置。只需要直接盖上一条金属,当做它们共同的栅极,4 个立起来的晶体管就完成了。令人难以置信的是,造这样一个奇葩的结构,要比直接减薄的方案更便宜,也更容易。要理解这个反常的结论,我们首先要探寻厚厚的老式平面型晶体管其中的一个细节——STI(Shallow Trench Isolation浅槽隔离)。这个名称其实还挺形象的,其实就是在硅片上挖许多槽,用绝缘的氧化物填满。厚厚的老式平面型晶体管生长在这些槽之间。这样一来绝缘槽就能将晶体管隔离起来,防止两个晶体管之间相互干扰。既然已经挖槽了,那么挖的稍微密一些,深一些,在工艺上也不会太难做。于是,一个个高高立起的薄片形成了。仔细看,如果你不把挖下去的地方当成槽,而是把这个突起的薄片当成一个立着的薄晶体管,胡正明的想法就实现了,还是我们熟悉的栅极、源极、漏极,而导电沟道在这里。这里越薄,漏电流就越小到可以忽略。立起来的一个个超薄晶体管如同鱼鳍,人们给它起了一个形象的名字——FinFET,鳍式场效应晶体管。FinFET 的想法在 1999 年诞生,十年后,平面型晶体管进入 32nm 的时代,正如当初的预言,这已经是平面型晶体管的极限。2011 年,第一批使用 FinFET 工艺的处理器问世,人们终于突破了 30 nm的魔咒,进入了 20 nm的时代。回到题主的问题,在30nm以前的时代,我们确实可以说,数字越小,很大程度代表芯片的性能越好。但此后厂家宣传的 22 nm、14 nm、7 nm、3 nm,都不再代表导电沟道的尺寸。由于标准不一样,这些数字所衡量的位置没有统一的标准,很难说3nm就一定比5nm更先进。不过,随着尺寸进一步减小, FinFET 也相继出现了漏电以及漏电意外的其他问题,FinFET 的尺寸极限也许并不遥远,这会是物理制程的天花板吗? 来源:知乎 www.zhihu.com 作者:青工所助理研究员 【知乎日报】千万用户的选择,做朋友圈里的新鲜事分享大牛。 点击下载 此问题还有 68 个回答,查看全部。 延伸阅读: 你对 IBM 发布的 2nm 芯片制造技术有什么看法? 如何看待 5nm 芯片设计开发成本飙升?

Nov 14, 2023 - 03:00
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为什么说 3nm 是现在芯片制程的天花板?

几个高赞回答都提到了物理制程和标称制程是不一样的。物理制程有天花板,而厂商所说的3nm、2nm更像是一种命名游戏或宣传噱头,这些数字都不再代表实际导电沟道的尺寸,并且由于标准不一样,这些数字所衡量的位置没有统一的标准,同样是 7nm,物理大小也许完全不一样, 5 nm也可能比 7 nm更大,很难说谁比谁更先进。

但为什么人们不再用真实的工艺命名?为什么衡量工艺的“标准”一下混乱起来?在这背后,人类实际上经历了一次「技术路线的终结」和一次涅槃性的突破。

我们曾经做过一个视频解释了这一历程,芯片卷纳米数,真进步还是假话术

视频对于差点终结人类算力进步的「漏电」问题,以及胡正明的解决方案介绍的比较简单,下面我们展开说说。(也欢迎移步腾讯视频或b站搜索观看完整视频)


一切从芯片的构造和原理说起。

拆开一枚芯片,构成芯片最基本的单元是晶体管。它是一个开关,能在导电和绝缘两种状态之间反复横跳,对应着电脑中的信号 1 和信号 0。决定是「开」还是「关」的是这里的电压。


电压是被加载在中间这块导电的金属上的,它叫做栅极。一会导电一会绝缘的地方是下方的半导体,其实就是硅本身。硅里面被掺入了其他原子,根据掺杂的原子种类的不同,半导体的部分又被分为源级、漏级、衬底。

由于掺入了不同的原子,源极、漏极的内部都是导电的,而它们之间的部分并不导电。

随着电压一点点被施加,中间绝缘部分的表面会渐渐形成一个可以导电的区域,将源和漏导通在一起。它叫导电沟道,虽然名字叫沟道,但它其实是半导体表面一个非常非常薄的可以导电的薄层。通常,人们用导电沟道的长度代表晶体管的工艺,或者说晶体管有多小,比如 32 纳米工艺说的就是这里。


而这种平面型晶体管(也叫MOS管)的特殊性能决定了,它的沟道越短,性能越好。这是非常神奇的特性,因为对于大部分晶体管而言,变小的最大限制是发热,如果上亿份热量集中到1 平方厘米的面积,工作时散发的热量本身就可以把芯片烧毁。只有 MOS 管能在 1 平方厘米的空间内堆满上百万甚至上亿个,因为当一个 MOS 管变小时,一切都会变得更好:功耗下降,与功耗相伴的发热也随之降低,甚至每一个管的速度也会变得更快。

但是,当沟道长度缩短到一定程度时,会发生一个现象——漏电!

漏电是什么?还是拿平面型 MOS 管举例,源极接地,也就是 0V;漏极接正的电源电压,假如说是 5V;绝缘体外的栅极接输入信号,也就是在 0V 和 5V 之间来回跳转,它们分别代表信号 0,信号 1。这便是 MOS 管日常的工作状态。

当尺寸小的一定程度时,半导体会误把漏极的电压当成栅极的电压,形成持续的漏电流。这会让晶体管一直处于半导通的状态,持续耗电,让整体的功耗增加,也无法清晰区分信号0和1。

最初解决漏电的办法是让有用的电压信号重获控制权,也就是让中间的绝缘体变薄,让栅极电压距离半导体近一些。更薄的绝缘体让栅极的信号距离更近,对抗漏极电压干扰的能力越强。

当绝缘体厚度接近一层原子的厚度时,就不能变得更薄了,也就是零点几纳米。此时对应的沟道长度是 35 纳米,也就是这种晶体管的终结。也就是说,35nm芯片就是这一制程的极限。无法解决漏电,芯片就不可能再小了!20世纪80年代,大家就已经发现了这一局限,此后各种方案陆续登场,但或是技术或是成本的原因,这些方案又被一次次抛弃。大家预测,2010 年工艺将来到 35 nm,也就是算力的末日。

但我们现在都在讨论3nm的芯片是不是芯片制程的天花板了,这中间发生了啥?

这就不得不说到一个华人科学家胡正明,是他打破了这一魔咒。

1999年,他发现,半导体越薄,漏电流越小,只要够薄,就能解决漏电。

回看胡正明的工作其实并不复杂,他只回答了一个问题:漏电流会从哪里经过呢?你可能会问,这有什么值得研究的,既然导通时电流从导电沟道经过,漏电不也该发生在这里吗?
还真不是。

胡正明给出了一个不一样的结论——经过计算和模拟,漏电发生的位置比人们猜想的更深。就像下方的示意图,颜色越红,代表电流密度越大,可以看到漏电发生在更深的地方,而不是导电沟道附近。

所以之前的科学家努力的方向好像都不太对,如果漏电发生在深处而不是表面,将绝缘体做薄,栅极有用的信号确实会距离漏电的地方更近一些,但已经不足以和干扰拉开差距,再薄的氧化物也鞭长莫及。

于是一个更离谱的想法诞生了。漏电发生在半导体深处,那如果更深的地方没有半导体存在,漏电流不久也跟着消失了吗?

把这个看似天真到有点傻的办法转变成正经的科学研究就是这样:

下图的三个半导体,从右到左,越来越薄,图中的颜色越绿、越蓝,代表漏电流越小。

漏电,只要足够薄就能解决。但是,在三维软件中将一块半导体变薄十分简单,在现实中却极其复杂,并且十分昂贵。怎样把这个薄薄的东西造出来,还要保证足够便宜呢?——一个诡异的想法在胡正明的大脑中诞生。

还是原来厚厚的平面型晶体管,如果能把上面这一层掀起来,掀个 90 度,立在硅表面,一个超薄晶体管就形成了。只不过这个超薄晶体管是立着放的。源极、漏极、栅极、导电沟道,还和原来一样。

这个尺寸,也就是晶体管的厚度,决定了漏电流的大小。像现在这么薄时,漏电流就可以忽略了。

这种方案,还能在有限空间内放下更多的超薄晶体管。我们可以把这个薄片复制几份,像这样一起立在硅上。

既然晶体管已经立起来了,它们的栅极和其他金属也要找个新位置。只需要直接盖上一条金属,当做它们共同的栅极,4 个立起来的晶体管就完成了。令人难以置信的是,造这样一个奇葩的结构,要比直接减薄的方案更便宜,也更容易。

要理解这个反常的结论,我们首先要探寻厚厚的老式平面型晶体管其中的一个细节——STI(Shallow Trench Isolation浅槽隔离)。这个名称其实还挺形象的,其实就是在硅片上挖许多槽,用绝缘的氧化物填满。厚厚的老式平面型晶体管生长在这些槽之间。这样一来绝缘槽就能将晶体管隔离起来,防止两个晶体管之间相互干扰。

既然已经挖槽了,那么挖的稍微密一些,深一些,在工艺上也不会太难做。于是,一个个高高立起的薄片形成了。

仔细看,如果你不把挖下去的地方当成槽,而是把这个突起的薄片当成一个立着的薄晶体管,胡正明的想法就实现了,还是我们熟悉的栅极、源极、漏极,而导电沟道在这里。这里越薄,漏电流就越小到可以忽略。

立起来的一个个超薄晶体管如同鱼鳍,人们给它起了一个形象的名字——FinFET,鳍式场效应晶体管。

FinFET 的想法在 1999 年诞生,十年后,平面型晶体管进入 32nm 的时代,正如当初的预言,这已经是平面型晶体管的极限。2011 年,第一批使用 FinFET 工艺的处理器问世,人们终于突破了 30 nm的魔咒,进入了 20 nm的时代。

回到题主的问题,在30nm以前的时代,我们确实可以说,数字越小,很大程度代表芯片的性能越好。但此后厂家宣传的 22 nm、14 nm、7 nm、3 nm,都不再代表导电沟道的尺寸。由于标准不一样,这些数字所衡量的位置没有统一的标准,很难说3nm就一定比5nm更先进。不过,随着尺寸进一步减小, FinFET 也相继出现了漏电以及漏电意外的其他问题,FinFET 的尺寸极限也许并不遥远,这会是物理制程的天花板吗?

来源:知乎 www.zhihu.com
作者:青工所助理研究员

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你对 IBM 发布的 2nm 芯片制造技术有什么看法?
如何看待 5nm 芯片设计开发成本飙升?

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李芷晴 https://tszching.uk